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高速模数转换器输入阻抗测量

发布时间:2019-05-31 01:29 来源:未知 编辑:admin

  在通信领域,随着中频(IF)频率越来越高,了解输入阻抗如何随频率而变化变得日益重要。本文解释了为什么ADC输入阻抗随频率而变化,以及为什么这是个电路设计难题;然后比较了确定输入阻抗的两种方法:利用网络分析仪测量法和利用数学分析方法计算法。本文还介绍了正确使用网络分析仪的过程,并且提供了一个数学模型,其计算结果与实际测量结果非常接近。

  利用高速ADC进行设计时,常常要考虑这样的问题:“ADC的模拟输入阻抗与频率有何关系?”数据手册只给出对应一个频点的阻抗。如果要处理100 MHz以上的IF,那输入阻抗是多少?输入阻抗是随频率变化还是保持不变?

  考虑在信号链中使用任何新器件时,输入/输出阻抗通常是让所需的信号链各模块配合得当的重要规范。对于高速转换器,这一规范已变得非常重要,因为设计(特别是通信基础设施中的那些设计)已将IF从20MHz基带提高到200MHz以上(如果采样速率为122.88MHz,则处在第4奈奎斯特区),并且还在不断升高。

  2000年以前,一般“认为”在基带频率,其阻抗很高,达数千欧姆,现在仍然如此。然而,随着设计的IF频率越来越高,时不时会冒出实际阻抗是多少、以及它是否随频率而变化等问题。通常,数据手册将差分输入阻抗规定为一个简单的RC并联组合。然而,并不是所有ADC数据手册都阐明了它的真实含义。

  考虑输入阻抗的影响时,设计人员一般可以在两类高速ADC之间选择:有缓冲和无缓冲(即采用开关电容)。虽然有许多不同的转换器拓扑结构可供选择,但本文讨论的应用仅涉及流水线架构。

  常用的CMOS开关电容ADC无内部输入缓冲器。因此,其功耗远低于缓冲型ADC。外部前端直接连接到ADC的内部开关电容采样保持(SHA)电路,这带来两个问题。

  第一,当ADC在采样与保持两种模式之间切换时,其输入阻抗会随频率和模式而变化。第二,来自内部采样电容和网络的电荷注入会将少量信号(与高频成分混合,如图1所示)反射回前端电路和输入信号,这可能导致与转换器模拟输入端相连的元件(有源或无源)发生建立(settling)错误。

  图1:此图反映了内部采样电容的时域电荷注入(单端)与频域电荷注入的对比关系。

  通常,当频率较低时(

  <100mhz),这类转换器的输入阻抗非常高(数千左右);当频率高于200mhz时,差分输入阻抗跌落至大约200。输入阻抗的虚部(即容性部分)也是如此,低频时的容抗相当高,高频时逐渐变小到大约1-2pf。“匹配”这种输入结构是个极具挑战性的设计问题,特别是当频率高于100mhz时。

  输入端采用差分结构很重要,尤其是对于频域设计。差分前端设计能够更好地对电荷注入进行共模抑制,并且有助于设计。

  采用带输入缓冲的转换器更便于设计。但不利的一面是这类转换器的功耗更高,因为缓冲器必须设计得具有高线性和低噪声特性。输入阻抗通常规定为固定的差分RC阻抗。它由一个晶体管级进行缓冲,该级以低阻抗驱动转换过程,因此显著减小了电荷注入尖峰和开关瞬变。

  与开关电容型ADC不同,输入终端在转换过程的采样和保持阶段几乎无变化。因此,相比于无缓冲型ADC,其驱动电路的设计容易得多。图2为缓冲型和无缓冲型ADC的内部采样保持电路的结构简图。

  图2: 所示是无缓冲(a)和有缓冲(b)高速流水线ADC采样和保持电路的比较。

  转换器的选择可能很难,但如今的大部分设计都力求更低功耗,因此设计人员往往采用无缓冲型转换器。如果线性指标比功耗更重要,则通常选用缓冲型转换器。应当注意,无论选择何种转换器,应用的频率越高,则前端设计就越困难。单靠选择缓冲型转换器并不能解决所有问题。不过在某些情况下,它可能会降低设计复杂性。

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